Archief - AMD gaat naar DDR 500 ipv DDR2-533

Er wordt geroddelt dat amd geen DDR2 gaat gebruiken, maar DDR-1 500, om daarna over te schhakelen naar DDR3. Opinions please

voor mij:

pluspunten

-sneller dan DDR2
-geen kosten voor AMD
-AMD zal op deze manier makkelijker er als eerste bij kunnen zijn voor DDR3
-Ze kunnen R&D budget in nuttige dingen steken, ipv ondersteuning van "marketing"-ram


minpunten

- als intel machtspositie misbruikt om ramfabrikanten te pushen om DDR1 prijzen te doen stijgen (of als ze dit zelf doen, om geen 2 types ram te moeten bouwen), kan dit wel eens een heel slechte zet zijn.


T'is een roddel natuurlijk

bwa kweet nie als intel al die koriaanse, japanse, ... fabrikanten gaat kunnen puchen zenne... tzou inderdaad wel tof zijn

heb je bronnen die je roddel kunnen bevestigen?

als ik een degelijke bron had, was het geen roddel e, maar :

http://www.hkepc.com/bbs/viewthread.php?tid=369805

Ach, DDR-2 is zo slecht nog niet hoor. Het is al aangetoond dat als je dat ver genoeg drijft (wat vrij goed mogelijk is), je daar serieus ferme resultaten mee behaalt.

Veel kan het me in principe niet schelen. Ik heb toch nieuw RAM nodig als ik upgrade.

De timings van het ddr2 ram begint nu al een beetje aanvaarbaar te worden ( cas3 ) mischien nog 1 jaartje derbij en ze hebben hetzelfde als ddr

Aan de andere kant hebben ze wel de veel hogere snelheden aan hun zijde.

Nuja, dat is dan ook de reden waarom AMD bij DDR1 blijft en Intel naar DDR2 gaat: AMD is meer gebaat bij lage latency, Intel heeft liever een hoge troughput.

De geruchten zeggen dat AMD de stap van DDR2 zou overslaan en meteen zal overstappen op DDR3 of XDR. Het zou mij verwonderen dat AMD officieel DDR-500 zou ondersteunen. JEDEC heeft enkel specs tot DDR-400, niet verder...

kdacht toch dat ik in't verleden op tweakers.net gelezen had,dat AMD zou beginnen met dual channel DDR500...

link

in hoeverre is dit correct?

Ik zat nu even na te denken. als men DDR 500 wil gebruiken zal men de snelheid van hypertransport moeten verhogen om zo de bandbreedte mee de luch in te jagen. Hoeverre dit mogelijk is weet ik niet. Natuurlijk moet je bij DDR 2 je volledig geheugencontrollerarchitectuur veranderen en dit zal nog prijzig zijn, dus ik denk dat het wel een slimme zet van AMD zou zijn om direct op DDR3 ( geen timings van CAs 4 ) of XDR ram.

dat was fake dacht ik..

tjampie zei:

DDR3 ( geen timings van CAs 4 )

Klik om te vergroten...

Hoe weet je dit? Dacht dat DDR3 nog een eind ver van ons afstaat en er nog geen specs vastliggen?

eniac zei:

Hoe weet je dit? Dacht dat DDR3 nog een eind ver van ons afstaat en er nog geen specs vastliggen?

Klik om te vergroten...

Uit de architectuur rond DDR3 blijkt dat de verbinden naar de processor veel sneller zijn, in details ga ik het niet uitleggen, maar neem aan dat de timings van DDR 3 lager zijn dan die van DDR2

Maar er is nog geen DDR3, hoe kan je dan aannemen dat de timings zowiezo lager zijn?
Zijn er al officiële specs vastgelegd?

Ik dacht toch echt van niet.

De timings zullen bij DDR3 zeker niet veel lager zijn als bij DDR2 of DDR1 hoor... Timings worden steeds aangegeven t.o.v. de kloksnelheid van het geheugen. Een timing-waarde "2" voor geheugen op 200 MHz geeft dezelfde vertraging weer als een timing-waarde "3" voor geheugen op 300 MHz. De vertraging in absolute termen bereken je als volgt:
Voor de 2 bovenstaande voorbeelden wordt dit:

• latency "2" voor RAM aan 200 MHz: 2 / 200.000.000/s = 0,00000001s
• latency "3" voor RAM aan 300 MHz: 3 / 300.000.000/s = 0,00000001s

Een latency-waarde van "3" voor geheugen dat werkt op 300 MHz is dus niet slechter als een latency-waarde "2" voor geheugen dat werkt op 200 MHz.

De kloksnelheden die ik hier vermeld heb zijn natuurlijk de ware kloksnelheden (zoals "200 MHz" voor PC3200 DDR-SDRAM) van het geheugen en niet de effectieve snelheid (zoals "DDR400" voor PC3200 DDR-SDRAM).

SDR-SDRAM kan maximaal 1 keer per kloktik data oversassen; DDR-SDRAM kan dat 2 keer, DDR2 kan dat 4 keer en DDR3 kan dat 8 keer. Wat dat betekent is het volgende:

De memory-controller kan slechts 1 keer per kloktik data ontvangen van het geheugen (read) of data naar het geheugen sturen (write).

Afhankelijk van het type RAM dat gebruikt wordt, zal er 1, 2, 4 of 8 keren effectief data versast worden vóór de eerstvolgende kloktik. Het probleem met die tussentijdse transfers is dat niet perfect bepaald kan worden wanneer die plaatsvinden: de eerste van die tussentijdse transfers kan langzamer zijn dan de 2 die zelf sneller kan zijn dan de derde, etc. Het enige wat wel geweten is, is dat alle tussentijdse transfers afgelopen zullen zijn tegen de volgende kloktik.

De onvoorspelbaarheid va nde tussentijdse transfers is een probleem voor moderne computers: die werken tegenwordig allen synchroon. Synchrone computers vereisen dat ieder component op precies voorspelbare tijdstippen kan reageren op commando's.

Om dit probleem op te lossen, zal de computer enkel op de kloktiks data transfereren van of naar het geheugen.

Hoe meer tussentijdse transfers er kunnen plaatsvinden, hoe moeilijker het wordt om te garanderen dat de tussentijdse transfers allen hebben plaatsgevonden vóór de volgende kloktik. Om problemen te vermeiden wordt dan een grotere speling genomen. Vandaar de hogere latency bij die types geheugen. Het valt dan ook te verwachten dat de latencies bij DDR3 nog hoger zullen zijn dan die bij DDR2.

ze gaan eerder voor DDR3 of XDR dan DDR-500

de algene standaard is nu DDR-400 dus het lijkt me niet dat ze dat speciaal voor amd gaan veranderen aangezien daardoor de kosten hoger komen te liggen en omdat ze hoogst waarschijnlijk toch binnen een afzienbare tijd overstappen op DDR3 of XDR

apa zei:

...
Afhankelijk van het type RAM dat gebruikt wordt, zal er 1, 2, 4 of 8 keren effectief data versast worden vóór de eerstvolgende kloktik. Het probleem met die tussentijdse transfers is dat niet perfect bepaald kan worden wanneer die plaatsvinden: de eerste van die tussentijdse transfers kan langzamer zijn dan de 2 die zelf sneller kan zijn dan de derde, etc. Het enige wat wel geweten is, is dat alle tussentijdse transfers afgelopen zullen zijn tegen de volgende kloktik.

Klik om te vergroten...

Je moet erbij vermelden dat deze transfers voor de I/O buffer komen. Anders verdubbel je de bandbreedte die je op de databus krijgt (na de I/O buffer). Want de databus blijft een DDR bus (2bit/klok), ongeacht de geheugenchips nu bv. 8 bits/klok kunnen verzetten.

Je uitleg voor de reden van de CAS-latency die stijgt bij DDR2 .... Je verklaring is op zich juist, maar is geen verklaring voor de hogere latency's van DDR2 geheugen tov DDR1.
Je moet de verklaring zoeken naar de opbouw van de DDR2 chip die opzich weinig verschilt van een DDR1 chip. Het nadeel hiervan is dus dat beide chips last hebben van dezelfde interne latency (neem bv. eens 20ns; wat overeenkomt met je uitleg in het begin van je post).

Leggen we een klokgenerator van 100Mhz aan de DDR1 lat(PC1600):
latency: 10ns. Interne chip latency is 20ns; dus we werken met CAS 2 om de data te werken afkomstig van de databus.

Nu leggen we ook die 100Mhz aan de DDR2 chip (DDR2-400)
latency: 5ns. Interne latency blijft 20ns; dus CAS wordt 4 om dezelfde data te kunnen verwerken.

ABCDEFGHIJKLMNO zei:

Je moet erbij vermelden dat deze transfers voor de I/O buffer komen. Anders verdubbel je de bandbreedte die je op de databus krijgt (na de I/O buffer). Want de databus blijft een DDR bus (2bit/klok), ongeacht de geheugenchips nu bv. 8 bits/klok kunnen verzetten.

Klik om te vergroten...

Ik had het over de transferts tussen de memory-controller en de DIMM's... Hoe de data tussen de memory-controller en de rest van het systeem (CPU, IO, ...) gebeurt staat daar natuurlijk los van.

ABCDEFGHIJKLMNO zei:

Je uitleg voor de reden van de CAS-latency die stijgt bij DDR2 .... Je verklaring is op zich juist, maar is geen verklaring voor de hogere latency's van DDR2 geheugen tov DDR1.

Klik om te vergroten...

Als ik de lijn doortrek, dan denk ik dat jouw redenering ook niet helemaal klopt. Er zijn veel verschillende soorten latency die elk een of andere oorzaak hebben. De interne latency binnen de chips is er zeker een van (en die kan dan weer opgesplitst worden in tal van deel-latencies).

DDR-400 gebruikt een klok die aan 200 MHz tikt. DDR2-800 gebruikt een klok die eveneens aan 200 MHz tikt... Als de interne latency bij beide chips nu 20ns is, dan is de effectieve latency bij beiden gelijk.

Een tweede soort latency komt dan weer van de traces tussen de memory-controller en de DIMM's. Omdat niet alle traces identiek even lang zijn, komt niet ieder signaal tegelijk toe op de DIMM's: er is speling aanwezig. Om rekening te houden met die speling, wordt een extra latency in het leven geroepen.

Nog zo'n latency is deze op de DIMM-latten zelf: de chips op de latten zijn verbonden met de connectoren van de lat d.m.v. traces die ook niet allen even lang zijn. Ook hier is er dus speling op de ideale timing waarvoor nog een extra latency in het leven geroepen werd.

P.S. voor de duidelijkheid: Ik beweer hier zeker niet dat ik het (volledig) bij het rechte eind heb hoor... Alles wat ik hier uitkraam is het gevolg van wat (proberen) logisch redeneren: ik heb nooit lessen gevolgd of boeken gelezen hieromtrent. Mijn bedoeling hier is enkel discussies te starten zodat we er misschien allemaal mee kunnen bijleren.

apa zei:

Ik had het over de transferts tussen de memory-controller en de DIMM's... Hoe de data tussen de memory-controller en de rest van het systeem (CPU, IO, ...) gebeurt staat daar natuurlijk los van.

Klik om te vergroten...

Dan klopt je uitleg jammer genoeg niet. Vandaar ook de opmerking die ik maakte.
Jouw uitleg vindt plaats in de RAM chip zelf (dus op de DIMM). Bij DDR2 chips is er een verschil in frequentie tussen de eigenlijke geheugenchip (bv. 100Mhz) en de I/O buffer (bv. 200Mhz) Samen geïntegreerd in dezelfde chip. De I/O buffer zal immers de communicatie verzorgen met de databus op het moederbord (conversatie met de geheugencontroller).
De communicatie tussen de DIMM en de geheugencontroller verloopt nog altijd via 2 bits/klok.

...

Klik om te vergroten...

De externe latency's die je beschrijft, bestaan natuurlijk voor alle parallele bussen. Die hebben een strobe signaal (bevestigingssignaal) nodig om aan te duiden dat de data stabiel is en geschikt is om in te lezen.

Maar CAS - RAS - CAS-to-RAS vertragingen zijn parameters die gekoppelt zijn aan de geheugenchip zelf en niet aan de bus. Indien niet, zou je bovenstaande parameters enorm kunnen verbeteren indien je met een beter design voor het moederbord komt, wat direct niet het geval is. De beïnvloeding is er wel; maar het ontwerpprobleem is er nagenoeg niet. De genoemde parameters beschrijven vertragingen in het stabiel zijn van kolommen en rijen in de geheugenmatrix van de chip. En niet icm de databus.

Het verschil waarom DDR2 in zijn specificaties hogere latency's heeft ivm DDR'1' is te wijten aan de overeenkomsten in productieproces. In weze zijn ze nagenoeg gelijk. (zie uitleg in mijn eerste posting deze thread vanwaar de verdubbeling in CAS afkomstig is.)
Dezelfde transistoren hebben dezelfde tijd nodig om te kunnen schakelen. (lees: het voorladen, potentiaalbalancering en differentiaalversterking). Daarom ook o.a de verlaging van de spanning (lagere spanning om sneller te schakelen) in de nieuwere specificaties.
Je kunt dit goed merken aan de verbeteringen die fabrikanten kunnen doorvoeren bij DDR1 en DDR2. Beide lopen nagenoeg identiek.

P.S. voor de duidelijkheid: Ik beweer hier zeker niet dat ik het (volledig) bij het rechte eind heb hoor...

Klik om te vergroten...

Ik ook niet. Mijn kennis komt wel van mijn opleiding en ook uit boeken. Maar iedere student heeft soms zijn mindere momenten tijdens de les, dus verbeter mij gerust indien ik op bepaalde gebieden verkeerd ben